《基于现场可编程门阵列（FPGA）的数字信号处理》的内容介绍

《Digital Signal Processing with Field Programmable Gate Arrays》是一本介绍数字信号处理和可编程门阵列（FPGA）的书籍。本书主要包括以下内容：

《Digital Signal Processing with Field Programmable Gate Arrays》

第一部分介绍了数字信号处理基础知识，如采样定理、数字滤波器以及快速傅里叶变换等。

第二部分讲解了FPGA的基本知识，包括FPGA架构、编程语言、数字电路设计以及FPGA实现数字信号处理算法的方法。

第三部分介绍了基于FPGA实现数字信号处理算法的实际应用，包括音频信号处理、图像处理、无线通信等。

第四部分则是一些扩展内容，如硬件设计与软件开发的结合、高级FPGA应用等。

总的来说，《Digital Signal Processing with Field Programmable Gate Arrays》涵盖了数字信号处理和FPGA两个领域的基础知识和应用案例，适合对数字信号处理和FPGA感兴趣的读者阅读。书中的案例和实践操作可以帮助读者更好地理解并应用所学知识。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书的“Introduction”章节主要介绍了本书的背景、主要内容和结构安排。具体内容如下：

1.背景介绍。本章节首先介绍了数字信号处理和可编程门阵列（FPGA）技术的背景和基本概念。数字信号处理是数字技术的重要应用领域之一，广泛应用于通信、娱乐、医疗等各个领域。而FPGA技术则是实现数字信号处理的重要手段之一，FPGA具有门电路数量多、可编程性强等优点，被广泛应用于数字信号处理平台的设计和实现。

DSP的典型应用

2.本书主要内容。本章节介绍了本书的主要内容，包括使用FPGA实现数字滤波器、数字信号处理算法、音频处理和图像处理等方面的内容。

3.结构安排。本章节最后介绍了本书的结构安排，共分为8章。第1章简要介绍了数字信号处理和FPGA技术。第2章介绍了FPGA的基本原理和结构。第3-5章分别介绍了在FPGA上实现数字滤波器、数字信号处理算法和音频处理的方法。第6-7章介绍了在FPGA上实现图像处理的方法。最后一章总结了全书内容，并展望了FPGA技术未来的发展方向。

总之，本书的“Introduction”章节介绍了本书的背景、主要内容和结构安排，为读者理解全书的主题和框架提供了重要的引导作用。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书的“Computer Arithmetic”章节主要介绍了数字信号处理中的计算机算术，包括固定点算术和浮点算术等方面的内容。具体内容如下：

1.固定点算术。本章节首先介绍了固定点算术的概念和原理，包括如何进行数字信号的定点表示、定点运算和溢出处理等。此外，本章还介绍了定点算法的一些实例，如加法、减法、乘法、除法等。

数字系统中的‘数’的表示

2.浮点算术。本章节接着介绍了浮点算术，包括浮点数的表示、浮点数的运算和舍入误差等。与固定点算法不同，浮点算法具有更高的精度，但计算规模较大，执行效率较低。因此，在实际应用中需要根据具体要求选择固定点算法还是浮点算法。

3.实例分析。本章节最后介绍了一些实例分析，以帮助读者更好地理解如何在FPGA平台上进行数字信号处理算法的设计和实现。例如，本章节介绍了如何使用FPGA实现旋转和缩放等图像处理算法，以及如何使用FPGA实现快速傅里叶变换（FFT）等数字信号处理算法。

总之，“Computer Arithmetic”章节介绍了数字信号处理中的计算机算术，包括固定点算法和浮点算法等方面的内容。本章通过介绍算法原理、实现方法和应用实例等方式，让读者更好地理解FPGA平台上数字信号处理算法的设计和实现过程。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Finite Impulse Response (FIR) Digital Filters”章节介绍了有限脉冲响应数字滤波器的原理、结构、设计方法和实现技术等方面的内容。具体内容如下：

离散形式的FIR滤波器

1.有限脉冲响应数字滤波器的概念。本章节首先介绍了有限脉冲响应数字滤波器（FIR）的概念和基本原理，包括FIR滤波器的结构、特性和应用等。

2.FIR滤波器的设计方法。本章节介绍了FIR滤波器的设计方法，包括使用窗函数、最小均方误差（LMS）和最小相位等方法进行FIR滤波器的设计，各种设计方法的优缺点及其适用范围等。

3.FIR滤波器的实现技术。本章节介绍了FIR滤波器的实现技术，包括直接形式、级联形式和线性相位形式等，针对各种实现方法进行了详细的说明和分析。

4.FIR滤波器的应用实例。本章节最后介绍了FIR滤波器的应用实例，如语音信号处理、音频处理、图像处理等场景。实例中具体介绍了如何设计和实现FIR滤波器来满足各种信号处理需求。

总之，“Finite Impulse Response (FIR) Digital Filters”章节介绍了有限脉冲响应数字滤波器的原理、结构、设计方法和实现技术等方面的内容。本章介绍了FIR滤波器的设计与实现过程，以及其在各种应用场景中的实际应用。读者可以通过本章内容深入了解FIR滤波器的概念、应用以及通用数字信号处理技术方法等。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Infinite Impulse Response (IIR) Digital Filters”章节介绍了无限脉冲响应数字滤波器的原理、结构、设计方法和实现技术等方面的内容。具体内容如下：

第一阶IIR滤波器

1.无限脉冲响应数字滤波器的概念。本章节首先介绍了无限脉冲响应数字滤波器（IIR）的概念和基本原理，包括IIR滤波器的结构、特性和应用等。

2.IIR滤波器的设计方法。本章节介绍了IIR滤波器的设计方法，包括使用双线性变换和脉冲响应型变换等方法进行IIR滤波器的设计，各种设计方法的优缺点及其适用范围等。

3.IIR滤波器的实现技术。本章节介绍了IIR滤波器的实现技术，包括直接形式、间接形式和级联形式等，针对各种实现方法进行了详细的说明和分析。

4.IIR滤波器的应用实例。本章节最后介绍了IIR滤波器的应用实例，如语音信号处理、音频处理、图像处理等场景。实例中具体介绍了如何设计和实现IIR滤波器来满足各种信号处理需求。

总之，“Infinite Impulse Response (IIR) Digital Filters”章节介绍了无限脉冲响应数字滤波器的原理、结构、设计方法和实现技术等方面的内容。本章介绍了IIR滤波器的设计与实现过程，以及其在各种应用场景中的实际应用。读者可以通过本章内容深入了解IIR滤波器的概念、应用以及通用数字信号处理技术方法等。

《Digital Signal Processing with Field Programmable Gate Arrays》一书中的“Multirate Signal Processing”章节介绍了多速率信号处理的基本概念、方法和应用。具体内容如下：

信号 x[n] 的抽取 ◦−• X(ω)

1. 多速率信号处理的定义。本章节首先介绍了多速率信号处理的定义、使用场景以及其优势。其中包括子采样和升采样等基本概念，以及多速率信号处理在信号压缩、滤波器设计、数字信号处理等方面的优势。

2. 多速率滤波器的设计。本章节介绍了多速率滤波器的设计方法，包括抽取滤波、插值滤波、多相滤波和二维滤波器等技术方法。其中，作者详细介绍了如何使用多相滤波器来有效地实现多速率滤波器的设计和实现。

3. 多速率信号处理的实现技术。本章节介绍了多速率信号处理的实现技术，包括串行、并行、并行-串行和硬件加速等多种实现方式，以及如何通过分块处理和流水线设计来提高处理效率。

4. 多速率信号处理在数字信号处理中的应用。本章节最后介绍了多速率信号处理在数字信号处理中的应用，包括信号压缩、多频带滤波、信号重构、数字电视、数字音频等方面。作者通过多个应用实例来证明多速率信号处理在数字信号处理领域的实用性和有效性。

总之，“Multirate Signal Processing”章节介绍了多速率信号处理的基本概念、方法和应用。通过本章，读者可以学习到多种多速率滤波器的设计和实现技术，以及多速率信号处理在数字信号处理领域中的应用。同时，本章讨论的应用实例也可以帮助读者更好地理解和应用多速率信号处理技术。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Fourier Transforms”（傅里叶变换）章节主要介绍了数字信号处理中傅里叶变换的基本原理、实现方法和应用。其具体内容如下：

DFT和FFT算法分类

1.傅里叶变换的基本概念和原理。本章节介绍了傅里叶变换的定义、离散傅里叶变换的基本原理和快速傅里叶变换算法的实现方法等方面的内容。

2.傅里叶变换在数字信号处理中的应用。本章节还介绍了傅里叶变换在数字信号处理中的应用，包括信号滤波、频域分析、频域变换等方面的应用。

3.离散余弦变换和小波变换。除了傅里叶变换外，本章节还涉及到离散余弦变换和小波变换，在介绍这两种变换的基本原理和实现方法之余，还分别介绍了它们在数字信号处理中的应用。

4.傅里叶变换的改进与优化。最后，本章节还介绍了傅里叶变换的改进与优化方法，包括自适应傅里叶变换算法、基于压缩感知的傅里叶变换等方面的内容。

总之，“Fourier Transforms”章节深入介绍了傅里叶变换在数字信号处理中的应用，包括傅里叶变换的基本定义、离散傅里叶变换算法、快速傅里叶变换、在数字信号处理中的应用、离散余弦变换和小波变换等方面的内容。本章还介绍了一系列傅里叶变换算法的改进和优化方法，以便读者更好地理解和应用数字信号处理中的傅里叶变换技术。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Communication Systems”（通信系统）章节主要介绍了数字信号处理在通信系统中的应用。其具体内容如下：

通信系统中各种调制方案的性能

1.通信系统的基本原理和结构。本章节首先介绍了通信系统的基本原理和结构，包括通信系统中的发送端和接收端以及它们之间的信道模型。

2.模拟调制技术。本章节进一步介绍了模拟调制技术，包括调幅调制、调频调制和调相调制等方面的内容。

3.数字调制技术。除了模拟调制技术外，本章节还涉及到数字调制技术，包括二进制相移键控、四种QAM调制和八种PSK调制等方面的内容。

4.误码率分析。为了评估数字信号传输的性能，本章节还介绍了误码率分析的方法。

5.通信系统中的数字信号处理技术。最后，本章节重点介绍了数字信号处理在通信系统中的应用，包括数字均衡、前向纠错编码和信道估计等方面的内容。

总之，“Communication Systems”章节深入介绍了数字信号处理在通信系统中的应用，包括通信系统的基本原理和结构、模拟调制技术、数字调制技术、误码率分析以及数字信号处理在通信系统中的应用等方面的内容。此外，本章还简述了数字信号处理技术的最新进展和未来的发展方向，为读者提供了全面的知识体系和深入的了解。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Adaptive Systems”（自适应系统）章节主要介绍了数字信号处理中自适应滤波器的应用。其具体内容如下：

干扰消除（ interference cancellation）模型的基本配置

预测模型的基本配置

逆系统模型（inverse system modeling）的基本原理图

1.线性自适应滤波器。本章节介绍了线性自适应滤波器的原理和应用。线性自适应滤波器可以通过适应性算法自动调整滤波器系数，从而在抑制噪声、降低失真和提高信号质量方面发挥作用。

2.非线性自适应滤波器。除了线性自适应滤波器外，本章节还介绍了非线性自适应滤波器的应用。非线性自适应滤波器可以通过非线性适应性算法来适应信号的非线性特性，并在某些应用场景中取得良好的效果。

3.自适应滤波器的应用。最后，本章节还介绍了自适应滤波器在多个领域中的应用，包括音频处理、图像处理、语音识别、信号传输等方面。

总之，“Adaptive Systems”章节深入介绍了数字信号处理中自适应滤波器的应用。该章节主要介绍了线性自适应滤波器和非线性自适应滤波器的原理和应用，以及自适应滤波器在多个领域中的应用。本章节的内容涵盖了数字信号处理中的自适应滤波器的基本概念和应用，读者可以深入了解自适应滤波器在信号处理中的重要作用。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Microprocessor Design”（微处理器设计）章节主要介绍了数字信号处理器（DSP）的基本架构，以及如何使用可编程门阵列（FPGA）实现高效的数字信号处理。

Xilinx 的KCPSM a.k.a. PicoBlaze微处理器架构

1.数字信号处理器的基本架构。该章节首先介绍了数字信号处理器的基本架构，包括运算器、累加器和存储器等组成部分。此外，该章节还介绍了DSP的控制单元和数据通路，并对DSP的性能进行了详细说明。

2.使用FPGA实现数字信号处理。接下来，该章节介绍了如何使用FPGA实现高效的数字信号处理。该章节讨论了FPGA的优点和限制，并详细说明了如何使用FPGA实现复杂的数字信号处理算法。

3.微处理器设计实例。最后，本章节以TMS320C25 DSP和Xilinx FPGA为例，介绍了如何设计和构建完整的数字信号处理系统。该章节涵盖了从硬件设计到软件开发的部分内容，同时还讨论了如何优化DSP算法，以及如何在实现中解决DSP系统的常见问题。

总之，“Microprocessor Design”章节深入介绍了数字信号处理器的基本架构和使用FPGA实现数字信号处理的方法。该章节涵盖了无论是从硬件设计还是从软件开发的角度都是十分重要的内容，同时也探讨了如何优化DSP算法和解决DSP系统的常见问题。本章节的内容可供数字信号处理方面的研究人员和工程师参考，以深入了解数字信号处理器的实际应用。

《Digital Signal Processing with Field Programmable Gate Arrays》（使用可编程门阵列的数字信号处理）一书中的“Image and Video Processing”（图像和视频处理）章节主要介绍了数字信号处理在图像和视频处理中的应用，主要内容包括：

JPEG的压缩原理

1.数字图像和视频的基本概念。该章节首先介绍了数字图像和视频的基本概念，包括像素、分辨率和帧率等。此外，该章节还介绍了数字图像和视频的存储和传输方式，以及数字图像和视频处理中的主要挑战。

2.数字图像和视频处理的基本方法。接下来，该章节介绍了数字图像和视频处理的基本方法，包括滤波、变换、压缩和分割等。该章节还涵盖了在数字图像和视频处理中使用的常见算法和技术，例如卷积、快速傅里叶变换、离散余弦变换、JPEG和MPEG压缩等。

3.数字图像和视频处理的FPGA实现。该章节重点介绍了如何使用可编程门阵列（FPGA）实现数字图像和视频处理算法。该章节讨论了FPGA在数字图像和视频处理中的优点和限制，并详细说明了使用FPGA实现常见数字图像和视频处理算法的方法。

4.数字图像和视频处理应用案例。最后，该章节以两个实际应用案例为例，分别介绍了数字图像和视频处理在医学图像处理和视频监控方面的应用。该章节涵盖了从算法设计到硬件实现的全过程，给读者提供了实际应用的启示。

总之，“Image and Video Processing”章节深入探讨了数字信号处理在图像和视频处理中的应用。该章节详细介绍了数字图像和视频的基本概念和处理方法，并介绍了如何使用FPGA实现数字图像和视频处理算法。该章节同时也提供了两个实际应用案例作为参考，以丰富读者的实际应用知识。本章节的内容可供数字图像和视频处理方面的研究人员和工程师参考，以深入了解数字信号处理在图像和视频处理中的实际应用。

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Verilog根本电路设计之一:单bit跨时钟域同步

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Verilog基本电路设计（包括：时钟域同步、无缝切换、异步FIFO、去抖滤波））

首先介绍异步信号的跨时钟域同步问题。一般分为单bit的控制信号同步，以及多bit的数据信号同步。多bit的信号同步会使用异步FIFO完成，而单bit的信号同步，又是时钟没缝切换电路以及异步FIFO电路的设计根底，这里先介绍单bit信号同步处理。clka域下的信号signal_a，向异步的clkb域传递时，会产生亚稳态问题。所有的亚稳态，归根结底就是setup/hold时长不满足导致。在同一个时钟域下的信号，综合以及布线工具能够在data路径或者clock路径上插入buffer使得每一个DFF的setup/hold时长都满足；但是当signal_a在clkb域下使用时，由于clka与clkb异步，它们的相位关系不确定，那么在clkb的时钟沿到来时，没法确定signal_a此时是否处于稳定没变化状态，也即setup/hold时长没法确定，从而产生亚稳态。这种异步信号在前后端流程里面是没法做时序分析的，也就是静态时序分析里常说的false_path。打消亚稳态，就是采用多级DFF来采样来自另一个时钟域的信号，级数越多，同步过来的信号越稳定。对于频次很高的设计，建议至少用三级DFF，而两级DFF同步则是所有异步信号处理的最根本要求。单bit的信号跨时钟域同步，又分成电平信号同步以及脉冲信号同步。电平信号，就是说clka下的信号signal_a在clkb看来，是一个很宽的信号，会保持多个clkb的时钟周期，一定能被clkb采到。这种情况，只须要使用clkb用至少两级DFF不间断抓signal_a即可，特别须要强调的是，此时signal_a必需是clka下的寄存器信号，假如signal_a是clka下的组合逻辑信号，一定要先在clka下用DFF抓一拍，再使用两级DFF向clkb传递。这是由于clka下的组合逻辑信号会有毛刺，在clka下使用时会由setup/hold时长保证毛刺不会被clka采到，但由于异步相位不确定，组合逻辑的毛刺却极有可能被clkb采到。电平信号的同步处

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理，一般用于知道确定的时钟频率大小关系或者极慢时钟下的信号向极快时钟域传递时使用，简单处理如下：

always @ (posedge clkb or negedge rst_n)beginif (!rst_n) beginlevl_b_d1 levl_b_d2 levl_b_d3 endelse beginlevl_b_d1 levl_b_d2 levl_b_d3 endendassign puls_b_pos = levl_b_d2 & (~levl_b_d3);

assign puls_b_neg = levl_b_d3 & (~levl_b_d2);assign levl_b_out = levl_b_d2;

上面三个输出分别是经过同步之后，clkb下可以使用的0变1脉冲信号，1变0脉冲信号以及电平信号。再次强调：levl_a_in必须是clka的DFF信号！下面是更常见的，clka下的脉冲信号，同步到clkb时钟域下，它对于clka与clkb的时钟频率关系没有任何限制，快到慢，慢到快都没问题。其主要原理就是先把脉冲信号在clka下展宽，变成电平信号，再向clkb传递，当确认clkb已经“看见”信号同步过去之后，再清掉clka下的电平信号。脉冲信号同步处理电路，有两个地方使用了上面的电平信号同步处理原则，请仔细揣摩原因。详细见下面的RTL，其中省略了信号定义声明：

module sync_pulse (// inputrst_n, // system resetclka, // clockAclkb, // clockBpuls_a_in, // pulse input from clka// outputpuls_b_out, // pulse output in clkblevl_b_out // level output in clkb);parameter DLY = 1; //always @ (posedge clka or negedge rst_n)beginif (rst_n == 1'b0)signal_a else if (puls_a_in)signal_a else if (signal_b1_a2)signal_a else ;endalways @ (posedge clkb or negedge rst_n)beginif (rst_n == 1'b0)signal_b elsesignal_b endalways @ (posedge clkb or negedge rst_n)beginif (rst_n == 1'b0) beginsignal_b_b1 signal_b_b2 endelse beginsignal_b_b1 signal_b_b2 endendalways @ (posedge clka or negedge rst_n)beginif (rst_n == 1'b0) beginsignal_b1_a1 signal_b1_a2 endelse beginsignal_b1_a1 signal_b1_a2 endendassign puls_b_out = signal_b_b1 & (~signal_b_b2) ;assign levl_b_out = signal_b_b1 ;endmodule

下一篇讲时钟切换电路。留下一个思考题：clka下的同一个寄存器信号signal_a，电平宽度对clkb而言足够长，如果同时调用两个相同的电平同步模块向clkb时钟传递，分别得到levl_b1和levl_b2，那么在clkb时钟域下看到的lev_b1和levl_b2信号是否一样？这个问题是实际设计中一不小心就会犯错的，如果能够想明白正确回答这个问题，异步信号的理解就可以过关了。

Verilog基本电路设计之二：时钟无缝切换

时钟切换分成两种方式，普通切换和去毛刺无缝切换。普通切换，就是不关心切出的时钟是否存在毛刺，这种方式电路成本小。如果时钟切换时，使用此时钟的模块电路处于非工作状态，或者模块内电路被全局复位信号reset住的，即使切出毛刺也不会导致DFF误触发，这样的模块可以选择用此种切换方式。写法很简单 assign clk_o = sel_clkb ? clkb : clka ,当sel_clkb为1时选择clkb，否则选择clka。不过在实际设计中，建议直接调用库里的MUX单元set_dont_touch，不要采用这里的assign写法，因为这种写法最后综合得到的可能不是MUX而是复杂组合逻辑，给前后端流程的时钟约束和分析带来不便。无缝切换，就是切换时无毛刺时钟平稳过渡。在时钟切换中，只要出现比clka或者clkb频率更高的窄脉冲，不论是窄的高电平还是窄的低电平，都叫时钟毛刺。工作在切换后时钟clk_o下的电路模块，综合约束是在max{clka,clkb}频率下的，也就是说设计最后signoff的时候，只保证电路可以稳定工作的最高频率是max{clka,clkb},如果切换中出现更高频的时钟毛刺，电路可能出现无法预知的结果而出错。无缝切换，一般用在处于工作状态的模块需要调频或者切换时钟源，比如内部系统总线，CPU等。你刚用手机打完游戏后马上关屏听音乐，这两种场景中，CPU在满足性能前提下为了控制功耗，其工作频率会动态地从很高调至较低，此时就可能是在CPU一直处于工作状态下，通过无缝切换时钟源头实现的。在无缝切换电路中，切换信号sel_clkb可以是任意时钟域下的信号，包括但不限于clka或者clkb域，但是sel_clkb必须是一个DFF输出信号；clka与clkb的频率大小相位关系可以任意。无缝切换需要解决两个问题，一是异步切换信号的跨时钟域同步问题，这里需要使用《Verilog基本电路设计之一》里的同步电路原理消除亚稳态；二是同步好了的切换信号与时钟信号如何做逻辑，才能实现无毛刺。下面写出无缝切换电路的主体部分，忽略了内部信号的定义声明等。

module clk_switch (rst_n,clka,clkb,sel_clkb,clk_o);always @ (posedge clka or negedge rst_n)beginif (!rst_n) beginsel_clka_d0 sel_clka_d1

endelse beginsel_clka_d0 sel_clka_d1 endend// part2//always @ (posedge clka_n or negedge rst_n)always @ (posedge clka or negedge rst_n)beginif (!rst_n) beginsel_clka_dly1 sel_clka_dly2 sel_clka_dly3 endelse beginsel_clka_dly1 sel_clka_dly2 sel_clka_dly3 endend// part3//always @ (posedge clkb_n or negedge rst_n)always @ (posedge clkb or negedge rst_n)beginif (!rst_n) beginsel_clkb_d0 sel_clkb_d1 endelse beginsel_clkb_d0 sel_clkb_d1 endend// part4//always @ (posedge clkb_n or negedge rst_n)always @ (posedge clkb or negedge rst_n)beginif (!rst_n) beginsel_clkb_dly1 sel_clkb_dly2 sel_clkb_dly3 endelse beginsel_clkb_dly1 sel_clkb_dly2 sel_clkb_dly3 endend// part5clk_gate_xxx clk_gate_a ( .CP(clka), .EN(sel_clka_dly3), .Q(clka_g) .TE(1'b0) );clk_gate_xxx clk_gate_b ( .CP(clkb), .EN(sel_clkb_dly3), .Q(clkb_g) .TE(1'b0) );//assign clka_g = clka & sel_clka_dly3 ;//assign clkb_g = clkb & sel_clkb_dly3 ;assign clk_o = clka_g | clkb_g ;endmodule

上面是我认为比较合理的无缝切换电路，其他切换方式跟这个会有些许出入，但基本大同小异原理是一样的。有几点说明：1、抛开注释掉的电路不看，由于part5部分直接调用库里的clock gating cell，使得整个切换电路全部只需要用到时钟上升沿，无需额外定义反向时钟，精简了DC综合的时钟约束；直接调用gating cell的另一个好处是，前后端工具会自动检查gating cell的CP信号与EN信号的setup/hold时间，使得gating后的Q时钟输出无毛刺尖峰。TE端可以根据实际需要接上scan测试模式信号。如果使用part5部分的gating cell实现，前面的part1,2,3,4全部替换成注释掉的反相时钟也是没有问题。2、part2和part4部分，具体需要多少级DFF，甚至完全不要也是可以的，这就回到了《Verilog基本电路设计之一》里讨论的到底多少级DFF消除亚稳态才算合理的问题。时钟频率很低可能无所谓，如果时钟频率达到GHz，这部分建议至少保留三级DFF，因为三级DFF延时也仅仅只有3ns的时间裕度。没必要为了省这么几个DFF降低电路可靠性，在复杂IP以及大型SOC系统中，你会发现多几十个DFF，面积上可以忽略，系统可靠性和稳定性才是首要的。3、如果part5部分希望使用注释掉的两行“与”逻辑实现时钟gating，此时part1与part3使用正相或者反相时钟都可以，但是必须把part2和part4部分改为注释掉的反相时钟实现，目的是初步从RTL设计上避免“与”逻辑的毛刺，同时还需要后端配合，因为很多后端工具对时钟“与”逻辑的clock gating check未必会检查。用clk下降沿拍出的en信号，再跟clk做与逻辑得到的门控时钟，在RTL仿真阶段看到的一定不会有毛刺，但是布线完成后，如果clk相对en后移，那与逻辑得到的门控时钟就有毛刺了。这就是用与逻辑做门控的缺点，由于后端工具可能不会去检查这个与门的时序关系而导致出错。但直接调用库里的gating cell，工具天然就会去检查这个时序，免去人工确认的后顾之忧。最后，请大家仔细看看sel_clka_d0 和sel_clkb_d0 这两处逻辑，按理说，sel_clkb跟sel_clka_dly3以及sel_clkb_dly3之间相互都是异步的，而按照异步信号同步处理原则，两个不同时钟域下的信号是不允许直接做组合逻辑的，为什么这里可以这样使用？

Verilog基本电路设计之三：异步FIFO

FIFO用于为匹配读写速度而设置的数据缓冲buffer，当读写时钟异步时，就是异步FIFO。多bit的数据信号，并不是直接从写时钟域同步到读时钟域的，而是读写时钟域分别派遣了一个信使，去通知对方时钟域，当前本方所处的读写情况，来判断还能不能写以及可不可以读，这两个信使就是读写指针。在《Verilog基本电路设计之一》里已讨论过，即使单bit的异步信号，通过两个相同的同步电路，达到clkb域时都可能“长”的不是一个模样，更加不用说多bit的异步信号同时传递到clkb域会变成什么五花八门的模样了。这里读写指针不是单bit信号，它们如何向对方时钟域去同步呢？格雷码！它的特点是每次只有一个bit发生变化，这样就把多bit信号同步转变为了单bit信号同步，这也是为什么多bit的格雷码信号，可以类似于单bit信号那样，直接使用两级DFF去同步的根本原因。下面给出异步FIFO的主体部分，同样，省略了信号声明定义。module asyn_fifo (// inputaf_wclk , // async-FIFO clear in write clockaf_rclk , // async-FIFO clear in read clockrst_n, // system resetaf_wr_en, // async-FIFO write enableaf_rd_en, // async-FIFO read enableaf_dati, // async-FIFO data in//output af_full , // Async-FIFO full flagaf_empty, // Async-FIFO empty flagaf_dato // Async-FIFO data out);//------------------------- data input --------------------------assign nxt_wptr_wclk = (af_wr_en && !af_full) ? (wptr_wclk + 1'b1) : wptr_wclk ;assign nxt_wptr_gray = (nxt_wptr_wclk >> 1) ^ nxt_wptr_wclk ;always @ (posedge af_wclk or negedge rst_n)beginif (rst_n == 1'b0) beginwptr_wclk wptr_gray endelse beginwptr_wclk wptr_gray endendreg [31:0] ram[15:0] ; //always @ (posedge af_wclk)beginif (af_wr_en == 1'b1)ram[wptr_wclk[3:0]] else ;end//------------------------ data output ---------------------------assign nxt_rptr_rclk = (af_rd_en && !af_empty) ? (rptr_rclk + 1'b1) : rptr_rclk ;assign nxt_rptr_gray = (nxt_rptr_rclk >> 1) ^ nxt_rptr_rclk ;always @ (posedge af_rclk or negedge rst_n)beginif (rst_n == 1'b0) beginrptr_rclk rptr_gray endelse beginrptr_rclk rptr_gray endendassign af_dato = ram[rptr_rclk[3:0]] ;// sync read pointeralways @ (posedge af_wclk or negedge rst_n)beginif (rst_n == 1'b0) beginrptr_sp1 rptr_sp2 endelse beginrptr_sp1 rptr_sp2 endend// sync write pointeralways @ (posedge af_rclk or negedge rst_n)beginif (rst_n == 1'b0) beginwptr_sp1 wptr_sp2 endelse beginwptr_sp1 wptr_sp2 endendassign af_full = (wptr_gray == {~rptr_sp2[4],~rptr_sp2[3],rptr_sp2[2:0]}) ;assign af_empty = (rptr_gray == wptr_sp2) ;assign wptr_bin[4] = wptr_sp2[4] ;assign wptr_bin[3] = (^wptr_sp2[4:3]) ;assign wptr_bin[2] = (^wptr_sp2[4:2]) ;assign wptr_bin[1] = (^wptr_sp2[4:1]) ;assign wptr_bin[0] = (^wptr_sp2[4:0]) ;assign rptr_bin[4] = rptr_sp2[4] ;assign rptr_bin[3] = (^rptr_sp2[4:3]) ;assign rptr_bin[2] = (^rptr_sp2[4:2]) ;assign rptr_bin[1] = (^rptr_sp2[4:1]) ;assign rptr_bin[0] = (^rptr_sp2[4:0]) ;assign af_wlevel = wptr_wclk - rptr_bin ;assign af_rlevel = wptr_bin - rptr_rclk ;assign af_half_full = (af_rlevel >= 5'h7) ;endmodule

上面给出的是深度16，宽度32的示例，大家可以使用parameter参数化定义深度和宽度，方便不同需求下的调用。除了空满信号标志，也可以根据需要做出半空半满之类信号。上面需要注意的一点就是，格雷码必须在本时钟域下DFF输出，再往另一个时钟域同步。同步FIFO呢，就不用有格雷码转换，设计更加简单，就不专门开贴描述了。

Verilog基本电路设计之四：去抖滤波

debounce电路，就是常说的去抖滤波，主要用在芯片的PAD输入信号，或者模拟电路输出给数字电路的信号上。

parameter BIT_NUM = 4 ;reg [BIT_NUM-1 : 0] signal_deb ; //always @ (posedge clk or negedge rst_n)beginif (rst_n == 1'b0)signal_deb elsesignal_deb endalways @ (posedge clk or negedge rst_n)beginif (rst_n == 1'b0)signal_o else if (signal_deb[3:1]==3'b111)signal_o else if (signal_deb[3:1]==3'b000)signal_o else ;end

上面的电路，第一个always，还兼顾了去亚稳态作用。它可以滤掉的宽度是两个clk的cycle，对于大于两个cycle而小于三个cycle的信号，有些可以滤掉，有些不能滤掉，这与signal_i相对clk的相位有关。根据希望滤除的宽度相关，换算到clk下是多少个cycle数，从而决定使用多少级DFF。如果希望滤除的宽度相对cycle数而言较大，可以先在clk下做一个计数器，产生固定间隔的脉冲，再在脉冲信号有效时使用多级DFF去抓signal_i；或者直接将clk分频后再使用。

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